Delta Design Simtera IC

Delta Design Simtera IC

• Работа с базой данных компонентов для разработки в схемотехническом виде (УГО, HDL-модель).
• Разработка принципиальных электрических схем.
• Разработка функционального описания работы интегральной схемы на языках VHDL, Verilog, SystemVerilog.
• Проведение верификации и поведенческого моделирования.
• Отображение результатов моделирования.
• Проведение «поведенческого синтеза».
• Отображение результатов «поведенческого синтеза».
• Проведение «логического синтеза».
• Отображение результатов «логического синтеза».
• Экспорт результатов проектирования в сторонние САПР проектирования ИМС.

Технические требования для ОС Эльбрус Линукс 8.2 (только 64-разрядная версия) с поддержкой GLIBCXX не ниже 3.4.26

• процессор Эльбрус 8СВ
• оперативная память от 16 Гб
• видеосистема на базе AMD (подтверждена работа на Radeon Rx 6400)
• SSD диск от 256 Гбайт (рекомендуется).

Минимальные технические требования для ОС:

• Windows 10 / 11 (только 64-разрядная версия);
• Astra Linux SE 1.8 (только 64-разрядная версия);
• Ubuntu 24.04 (только 64-разрядная версия).

• процессор от 4 ядер и выше с тактовой частотой от 2.5Ггц;
• оперативная память от 8 Гб;
• видеокарта (с поддержкой Vulkan API версии 1.1), например GeForce GTX 1050/AMD Radeon RX 550;
• монитор с разрешением FullHD (1920×1080);
• SSD диск от 256 Гбайт (рекомендуется).

• Разработка функционального описания работы интегральной схемы на языках VHDL, Verilog, SystemVerilog в качестве текстовых входных данных для модуля верификации и поведенческого моделирования
• Формирование, хранение и работа с сущностями базы данных, наполнение структуры БД HDL-проектов функциональным описанием на языках VHDL, Verilog, SystemVerilog.

Модуль проектирования высокоуровневого описания в схемотехническом виде

• Работа с базой данных компонентов используемых при разработке схемотехнического представления проекта (УГО, HDL-модуль).
• Разработка принципиальных электрических схем.
• Формирование базы данных в виде схематического представления проекта для системы хранения данных.
• Компиляция пакета выходных данных модуля проектирования высокоуровневого описания в схематическом виде в текстовый формат HDL-проекта.

Модуль верификации высокоуровневого описания

• Проведение верификации и поведенческого моделирования.
• Формирование пакета выходных данных для модуля отображения результатов моделирования.
• Формирование пакета выходных данных для модуля синтеза высокоуровневого описания в уровень регистровых передач.

Модуль отображения данных моделирования

• Отображение результатов моделирования в графическом формате.
• Отображение результатов моделирования в текстовом формате.

Модуль синтеза высокоуровневого описания в уровень регистровых передач

• Проведение поведенческого синтеза.
• Отображение результатов поведенческого синтеза.

Модуль синтеза RTL описания на уровень библиотечных компонентов проектируемой ИМС

• Проведение логического синтеза.
• Отображение результатов логического синтеза.
• Экспорт результатов проектирования в сторонние САПР проектирования ИМС.